４ビットCPUの設計 その３
ここでは，８ビットCPUのK-COMを元に，4ビットCPU設計を行う．命令長は８ビットのままとし，
図１に示すように４ビットのデータを命令レジスタに２回に分けて読み込むことにする．
機械語の構成は８ビットK-COMと同じである．４ビット版K-COMの全体の構成を図２に示す．
図１ ４ビットCPUの命令構成
図２ ４ビットCPUの構成
命令の読み出し方法が変わったため，フェッチおよび実行サイクルは図３に示すように変更した．
図３ コントローラの動作
この場合，コントローラの回路も変更が必要となる．全部でS0からS5までの６サイクルあるので， ３ビットの記憶素子が必要となる．K-COMの状態遷移回路はPROMとD-FFにより作成されていたが， PROMのアドレスは５ビットしかなく，命令コード３ビットと記憶素子３ビットを入力することはできない．
そこで，命令コードの冗長性から２ビットにエンコードして状態遷移ROMの設計を行った． 具体的には，命令の種類によって実行サイクルが１サイクルと２サイクルに分岐する部分のみの検出を行えばよい． IR7が０なら演算命令で実行サイクルは２サイクル，IR7が１でIR6の否定とIR5のANDが１の時にST命令実行で2サイクル， それ以外では１サイクルとなる．以上から状態遷移ROMの真理値表を表１のように設計した．
そのほか，制御信号にも若干の変更がある．命令レジスタを２回に分けて読み込む際，２個のレジスタを ４ビットずつ用い，それぞれのCE信号を制御したが，制御信号出力用のROMのデータバスにも余りがない． そこで，K-COMの命令レジスタのCE制御信号と状態遷移回路のD-FFの出力を組み合わせて２個のレジスタを それぞれ制御するようにした．
フェッチサイクル制御用ROMの回路も変更した．フェッチにはS0からS3までの４サイクルの出力が必要なため， ROMのアドレス信号を変更し，アドレス０，１，２，３までを有効とし，８ビット版K-COMのS0，S1，S0，S1状態の 制御信号を順に出力するようにROMデータを追加した．
以上の変更を加えて作成した４ビットCPUの全回路は図４である．
図４ ４ビットCPUの全回路
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